近年、加算器や乗算器と同様に除算器も専用回路がマイクロプロセッサ上などに実装されてきている。除算を高速化するためには高基数を用いることで反復回数を減らすという方法があるが、基数を大きくすると桁の選択が複雑になってしまうので、現在では基数4の減算シフト型除算器が使われている。
本論文では、基数4の除算器と同様に1ステップで2進数2桁ずつ商を決定していく基数2を2段に重ねた除算器による高速化を考える。この考えは基数4の除算における桁選択には部分剰余7ビットと除数4ビットが必要であるが、基数2の場合の桁選択は部分剰余4ビットのみで可能であることによる。そして、基数2を2段に重ねた除算器の桁選択の一部を並列に行うことによって高速化している。この結果、基数4の除算器に比べゲート遅延が約10%減少した。