近年の集積回路技術の進歩にともない、多くのプロセッサやASIC(特定用途向け集積回路) に、乗算器が実現されるようになった。このような乗算器の 1つとして比較的高速でかつ規則正しい回路構造を持つOverturned-Stairs 木を用いた乗算器 が提案されている。本研究では、Overturned-Stairs 木を用いた乗算器をASICで広く用いられている スタンダードセルベースの設計で実現した場合の有効性について検討する。 そのため、Overturned-Stairs 木を用いた乗算器の回路段数が、Wallace木を用いた乗算器よりもおよそ 全加算器1段分大きくなる演算数が32ビットの場合について設計を行った。 その結果、面積はOverturned-Stairs 木を用いた乗算器がわずかに小さくなるが遅延は Wallace木を用いた乗算器の方が全加算器1段分ほど小さくなった。 この事から、多層配線テクノロジによるスタンダードセルベースの回路の設計では、 同ビットの乗算器同士では面積はあまり変わらず、 遅延は回路段数がちがうだけの差が出ると考えられる。