近年の集積回路技術の進歩に伴い、様々な製品に特定用途向け集積回路(ASIC)が搭載されるようになった。ASICには、その性能をより高めるために回路の用途に応じた構成をもつ算術演算回路が搭載されることが多い。
回路の設計フローにおいて、重要な段階の一つに回路素子のレイアウトを決める配置配線がある。配置配線の質は回路の面積や実行速度に大きく影響を与える。多くの算術演算回路は、ビットスライス構造と呼ばれる、各ビットを計算をする部分回路の繰り返し構造から成り立っている。この構造を回路から抽出しレイアウトに反映させることによって配線長の減少や小面積化が期待できる。
近年の回路規模の増加に伴い、トランジスタやスタンダードセルの手作業による最適配置作業には限界がみえてきた。ASICに搭載する算術演算回路の設計においては、設計期間を短縮させるためにスタンダードセルベースの自動レイアウトツールを用いるようになってきている。しかし、現在のツールは入力された回路の規則的な構造に関する情報をもたないために、算術演算回路の規則性がレイアウトに反映されないという欠点がある。そのため、ビットスライス構造をレイアウトに反映する自動レイアウトツールの実現が求められている。
本研究では算術演算回路のビットスライス構造をレイアウトに反映するための手法を提案する。まず、演算回路のビットスライス構造抽出問題を定義し、ネットリストに現れる規則的な回路構造の情報とHDL記述の情報を利用して抽出問題を解くことでビットスライス構造を抽出する手法を提案する。また、抽出したビットスライス内のスタンダードセルを複数行に配置する手法を提案する。提案手法はスライスを一行に配置する従来の手法を複数行に一般化したものである。複数行に配置する場合でも一行に配置する際と同じように線形配置問題として定式化でき、ヒューリスティックを用いることで近似的にコストを最小とする解を求めることが可能である。提案手法はネットリストを入力とするため現在主流の設計フローに柔軟に組み込むことができる。
提案手法を実装し、算術演算回路に対して実験を行った。その結果、従来手法では難しかった配列型乗算器や互除法に基づく有限体上の除算器でビットスライス構造が抽出できた。また、抽出したビットスライスを複数行に配置することでスライス内で完結する配線の総配線長が最大27%減少した。
本研究の手法により、算術演算回路からビットスライス構造を抽出し、抽出したビットスライス内のセルを複数行に対して、スライス内の総配線長が短くなるように配置することができる。この手法を算術演算回路の設計フローに組み込むことで、従来の手法よりも優れたレイアウトが期待できる。