通信の分野において，有限体上の算術演算が重要な役割を果たしている．誤り訂正符号や暗号の符号化や復号に，有限体上の算術演算が必要となる．有限体上の演算の中でも，除算は複雑で時間のかかる演算である．特に，暗号の分野では安全性を高めるためにオペランドのビット長が長く，演算に時間がかかる．このため，有限体上の除算の高速化が重要な課題となっている．
VLSI技術の発展に伴い，時間のかかる演算を専用回路で実現することにより，演算の高速化が可能となっている．この際，並列処理を用いた高速計算だけでなく，ハードウェア実現に適した規則正しい回路構造も考慮したハードウェアアルゴリズムの開発が重要となる．
本論文では，有限体GF(2m)上の除算を行うハードウェアアルゴリズムを提案する．提案アルゴリズムは拡張バイナリGCDアルゴリズムに基づき，シフトやビット毎の排他的論理和演算などの単純な操作の繰り返しから構成され，現在までに提案されている他の除算アルゴリズムよりも単純かつ高速である．提案アルゴリズムに基づく除算器は規則正しいビットスライス構造を持ち，2mクロックサイクルで除算を実行する．ハードウェア量はmに比例し，回路の段数はmに依存せず小さな値となる．
提案アルゴリズムに基づく除算器を設計し，回路の面積や遅延時間を見積もった．その結果，mの値が増加しても，回路の遅延時間が大きく増加しないことを確認した．また，他のアルゴリズムに基づく除算器との比較を行った結果，提案アルゴリズムに基づく除算器のほうが面積が小さく，かつ高速であることを確認した．
提案アルゴリズムは，複合体GF((2n)m)などの他の有限体に拡張することができる．